خانم مینا رضایی زارع دانشجوی کارشناسی ارشد جناب آقایان دکتر رضا برنگی و دکتر محمود فتحی روزچهارشنبه 17/12/90 ساعت 20 در اتاق دفاعیه واقع در طبقه سوم دانشکده کامپیوتر از پروژه کارشناسی ارشد خود تحت عنوان تعیین اندازه بافر در مسیریابها در شبکه بر تراشه جهت افزایش کارایی و کاهش هزینه دفاع خواهند نمود.

  چکیده پایان نامه:

 پیشرفت تکنولوژی نیمه هادی‌ها، طراحی قطعات نیمه هادی را به سمت طراحی سیستم بر تراشه ( SoC ) برده است. در سیستم بر تراشه به دلیل وجود تعداد زیادی واحد پردازشی، گذرگاه‌ها تبدیل به گلوگاه شده‌اند که باعث عدم کارایی سیستم می‌شوند. شبکه بر تراشه [1] به عنوان راه حلی کارآمد برای حذف گلوگاه‌ها و ایجاد یک بستر مناسب برای ارتباط بین واحد‌های پردازشی معرفی شده است. در ارائه و پیاده سازی یک شبکه بر تراشه مناسب، انتخاب الگوریتم­های مسیریابی، انتخاب همبندی و انتخاب مسیریاب مناسب با توجه به تاثیر آنها بر تاخیر و توان مصرفی به منظور افزایش کارایی شبکه از مهمترین نکاتی می باشند که باید مدنظر قرار داد.

  در شبکه بر تراشه، مسیریاب­ها باید به گونه­ای طراحی شوند که کارایی و تاخیر مورد نیاز را با در نظر گرفتن محدودیت توان مصرفی و مساحت برآورده کنند. ساختار بافرها به عنوان ذخیره کننده بسته­ها با توجه به نقش تعیین کننده­ی آنها در توان مصرفی و تاخیر شبکه تاثیر عمده­ای بر کارایی دارد.

  در این پروژه، یک معماری مسیریاب جدید طراحی و پیاده سازی شده است که در آن بافرها با توجه به ترافیک موجود در شبکه به صورت پویا اختصاص داده می­شود. نتایج شبیه سازی نشان می­دهد که این شیوه نسبت به تخصییص بافر به صورت ثابت از تاخیر کمتری برخوردار بوده و نسبت به مسیریاب پایه و مسیریاب­های پیشین با اختصاص پویای بافر تاخیر کمتر و توان مصرفی کمتری دارد.

  واژه‌های کلیدی: شبکه بر تراشه، معماری مسیریاب، اندازه بافر، پارامترهای کارایی

  [1] Network on Chip(NoC)

  Abstract:

  With increasingly growth in amount of transistors in Network on Chip (NoC)s and to keep the Moore’s law three dimensional (3D) NoC is an attractive subject to research. Continuous technology down-scaling has its own drawback. As Network on chip growth by following Moore’s law increasing area, power consumption, communication latency continues as well.

  It is known that router buffers are instrumental in the overall operation of the on chip networks. However of different components comprising the interconnection fabric of SOCs, buffers are the largest leakage buffer consumer in an NOC router. Similarly , buffers consume significant dynamic power and this consumption increase rapidly as packet flow throughput increased.

  In this thesis isproposed the new router architecture that buffer allocation in it is dynamic. Simulation results show that proposed router has less latency.

  Key words: network on chip, router architecture, buffer size, performance metrics.

  ارائه­دهنده:

  مینا رضایی زارع

  اساتید راهنما:

  دکتر رضا برنگی - دکتر محمود فتحی

  استاد ممتحن داخلی : دکتر محسن سریانی

  استاد ممتحن خارجی :دکتر احمد خوانساری

  زمان : چهارشنبه 17 اسفندماه

  ساعت 20

  مکان: دانشکده مهندسی کامپیوتر- طبقه سوم- دفاعیه

  از اساتید بزرگوار، دانشجویان گرامی و دیگر متخصصان و علاقه مندان به موضوع دفاعیه دعوت
می شود با حضور خود موجبات غنای علمی و ارتقای کیفی را فراهم سازند.

  دانشکده مهندسی کامپیوتر مدیریت تحصیلات تکمیلی