آقای محمد کریمی دانشجوی کارشناسی ارشد جناب آقایان دکتر رضا برنگی و دکتر محمود فتحی روز سه شنبه16/12/90 ساعت 10 صبح در اتاق دفاعیه واقع در طبقه سوم دانشکده کامپیوتر از پروژه کارشناسی ارشد خود تحت عنوان ارائه یک روش کارا برای نگاشت کاربردها در شبکه بر تراشه دفاع خواهند نمود.

  چکیده پایان نامه:

  با پیشرفت تکنولوژی ساخت مدارات مجتمع و کوچک شدن ابعاد ترانزیستورها، امکان تجمیع تعداد زیادی هسته پردازشی و حافظه ای در یک تراشه پدید آمده است. به گونه ای که طبق پیش بینی های ITRS در سال 2020 تعداد هسته های پردازشی در چند پردازنده های چند هسته ای به 1000 عدد و تعداد هسته های پردازشی و حافظه ای در سیستم های بر تراشه چند هسته ای به 300 عدد در سال 2015 خواهد رسید. با این افزایش چشمگیر در تعداد هسته های پردازشی و حافظه ای، استفاده از مکانیزم های ارتباطی سنتی نظیر گذرگاه مشترک دیگر امکان پذیر نیست و کارایی این سیستم ها به خاطر رقابت برای به دست آوردن گذرگاه مشترک به شدت پایین می آید. مکانیزم ارتباطات نقطه به نقطه نیز از مشکلات پیاده سازی در سطح مدار و هزینه بالای پیاده سازی رنج می برد. به همین دلیل شبکه بر تراشه به عنوان یک راهکار ارتباطی مناسب و مقیاس پذیر برای این سیستم ها مطرح شده است.

  توان مصرفی و تاخیر رسیدن بسته ها به مقصد یکی از محدودیت های اساسی در شبکه بر تراشه ها است. نگاشت مناسب کاربردها در شبکه بر تراشه به عنوان یکی از روش های مهم برای کاهش توان مصرفی و تأخیر شبکه بر تراشه ها مورد توجه قرار گرفته است. ما در این پایان نامه به ارائه یک روش مبتنی بر برنامه ریزی خطی صفر و یک برای نگاشت کاربردها در شبکه توری سه بعدی با هدف کاهش هزینه ارتباطات پرداخته و آن را با تغییر در تابع هزینه بهبود می دهیم. همچنین دو روش برای تسریع عملیات نگاشت توسط روش فوق یکی با استفاده از رها سازی خطی و دیگری با استفاده از افراز یک مساله نگاشت بزرگتر به زیر مسائل کوچکتر ارائه کرده ایم. در ادامه یک روش اکتشافی برای نگاشت کاربردها در شبکه توری سه بعدی ارائه کرده ایم. نتایج شبیه سازی ها حاکی از کارایی قابل قبول روش های پیشنهادی برای معیارهای متوسط تعداد گام بسته ها در شبکه بر تراشه، توان متوسط شبکه بر تراشه و تاخیر متوسط بسته ها می باشد.

  واژه‌های کلیدی: شبکه بر تراشه، پردازنده های چند هسته ای، سیستم های بر تراشه چند هسته ای، نگاشت کاربردها

 : Abstract

  Network-on-Chip (NoC) is a promising on-chip communication paradigm which targets the scalability andpredictability problems of the traditional on-chip communication mechanisms. Power consumption and latency of NoCs are two essential constraints. Application mapping is one of the most effective approachs for power and latency reduction.

  In this thesis, our objective is to propose application mapping methods for communication reduction on NoC. First we propose a method based on zero-one linear programming for application mapping onto 3-dimentional mesh topology. Then because the power consumption and latency of a vertical link is less than a horizontal link, we improve this method by changing its cost function to consider communication cost on vertical link less than its horizontal link. Then we propose two methods for speeding up our mapping. Finally we propose a heuristic method for application mapping. Simulation results indicated acceptable performance of our application mapping methods of the criteria packet hop, average NoC power and average packet latency.

  Keywords: Network on Chip, application mapping, 3-dimentional mesh

  ارائه­دهنده:

 محمد کریمی

  اساتید راهنما:

  دکتر رضا برنگی - دکتر محمود فتحی

  استاد ممتحن داخلی : دکتر محسن سریانی

  استاد ممتحن خارجی :دکتر امیرحسین جهانگیر

  زمان : سه شنبه 16 اسفندماه

  ساعت 17

  مکان: دانشکده مهندسی کامپیوتر- طبقه سوم- دفاعیه

  از اساتید بزرگوار، دانشجویان گرامی و دیگر متخصصان و علاقه مندان به موضوع دفاعیه دعوت
می شود با حضور خود موجبات غنای علمی و ارتقای کیفی را فراهم سازند.

  دانشکده مهندسی کامپیوتر مدیریت تحصیلات تکمیلی