[صفحه اصلی ]    
بخش‌های اصلی
درباره دانشکده::
مدیریت دانشکده::
اعضای هیات علمی ::
معرفی افراد::
امور آموزش::
امور فرهنگی::
امور پژوهشی::
اخبار و رویدادها::
فضاهای آموزشی و تحقیقاتی ::
تسهیلات پایگاه::
تماس با ما::
::
ورود به سایت دروس
دانشجویان روزانه و پردیس
دانشجویان مرکز آموزش الکترونیکی
..
اطلاعیه ها
 اطلاعیه های آموزشی
..
فراخوان ها
فراخوان های همکاری با صنعت و سازمان ها
..
دفاعیه‌ها

دفاعیه های دکتری

۱۴۰۱/۸/۲۲ - زهرا جلالیان
۱۴۰۱/۸/۲۱ - بشری پیشگو


دفاعیه های کارشناسی ارشد

..
جستجو در پایگاه

جستجوی پیشرفته
..
دریافت اطلاعات پایگاه
نشانی پست الکترونیک خود را برای دریافت اطلاعات و اخبار پایگاه، در کادر زیر وارد کنید.
..
:: علیرضا بانژاد ::
 | تاریخ ارسال: 1401/9/2 | 

    ارائه­ دهنده:
علیرضا بانژاد


 استاد راهنما:
دکتر
امیرمهدی حسینی منزه

هیات داوری: 
 دکتر محسن سریانی
 دکتر فربه

زمان:
 1401/09/07

ساعت 16:30
 

آقای علیرضا بانژاد دانشجوی کارشناسی ارشد آقای دکتر امیرمهدی حسینی منزه روز دوشنبه 07 آذرماه ساعت 16:30 از پروژه کارشناسی ارشد خود تحت عنوان "طراحی واحد مدیریت پویای انرژی/قابلیت اطمینان برای عملیات نوشتن در حافظه‌های -MRAM STT" دفاع خواهند نمود.

چکیده پایان نامه:
 امروز با گسترش سامانه‌های رایانه‌ای گلوگاه اصلی در کارایی این سامانه‌ها، مربوط به سلسله مراتب حافظه است.  از طرفی کاهش فناوری گره سبب شده که انرژی نشتی در حافظه‌های مبتنی بر فناوری CMOS افزایش یابد. از این رو حافظه‌های غیرفرار همچون STT-MRAM به عنوان جایگزین مناسبی برای فناوری SRAM در حافظه‌های نهان استفاده می‌شود. از طرفی بزرگترین چالش حافظه‌های غیرفرار STT-MRAM انرژی بالا در عملیات نوشتن است. بر این اساس، در این پژوهش با استفاده از یادگیری تقویتی معماری VS-Relent پیشنهاد داده شده است تا با حفظ قابلیت اطمینان بتواند انرژی مصرفی را بهبود دهد. در برخی کاربرد‌ها قید قابلیت اطمینان که یک قید سخت‌گیرانه و به عنوان بدترین حالت درنظر گرفته می‌شود، را می‌توان تسهیل بخشید. در این رویکرد قابلیت اطمینان در عملیات نوشتن به چند سطح تقسیم شده است سپس برای هر بلوک درخواستی از سوی پردازنده تعداد بیت '1' آن که بیانگر وزن همینگ است، محاسبه می‌شود و با استفاده از الگوریتم یادگیری ماشین، بلوک درخواستی به ایده‌آل‌ترین سطح از قابلیت اطمینان نگاشت می‌شود. همچنین جهت دستیابی به هر سطح از قابلیت اطمینان در سطح مداری تنظیم ولتاژ رخ می‌دهد. یکی دیگر از کاربرد‌های یادگیری تقویتی در این پژوهش کمینه‌سازی تعداد دفعات تنظیم سطح ولتاژ است.  در نتایج نشان داده شده است که انرژی مصرفی نسبت به حالت طلایی که تمام داده‌ها با بیشترین مقدار قابلیت اطمینان نوشته می‌شود، به طور میانگین 16 درصد بهبود انرژی در مقابل 0/24 و 0/21 درصد سربار مساحت و انرژی نشتی و با حفظ قابلیت اطمینان بدست آمده است. همچنین تأخیر در این معماری با عملیات نوشتن است و به میزان یک چهارم از زمان موردنیاز جهت پاسخدهی به درخواست پردازنده و حافظه‌ی نهان سطح بالاتر است به همین دلیل تأخیر معماری پیشنهادی سرباری به سامانه تحمیل نمی‌کند

 

 
مکان: دانشکده مهندسی کامپیوتر، طبقه سوم ،اتاق دفاع

 
 



 

دفعات مشاهده: 75 بار   |   دفعات چاپ: 2 بار   |   دفعات ارسال به دیگران: 0 بار   |   0 نظر
سایر مطالب این بخش سایر مطالب این بخش نسخه قابل چاپ نسخه قابل چاپ ارسال به دوستان ارسال به دوستان

مطالب مشابه


Persian site map - English site map - Created in 0.08 seconds with 55 queries by YEKTAWEB 4503