[صفحه اصلی ]   [ English ]  
بخش‌های اصلی
صفحه اصلی::
مدیریت دانشکده::
درباره دانشکده::
معرفی افراد::
امور آموزش ::
امور پژوهش::
اخبار دانشکده::
فضاهای آموزشی و تحقیقاتی::
تسهیلات پایگاه::
ارتباط با صنعت::
لینک های مفید::
تماس با ما::
گروه های دانشجویی::
::
مصاحبه تخصصی دکترای برق 98
98
..
مراکز تحقیقاتی و پزوهشی
مرکز تست و پایش ماشین های الکتریکی

مرکز تحقیقات نانوپترونیکس 

پژوهشکده سبز  

پژوهشکده الکترونیک 

آزمایشگاه تحقیقاتی الکترونیک قدرت 

قطب علمی اتوماسیون و بهره برداری از سیستمهای قدرت 

مجله مهندسی برق و الکترونیک 

پژوهشکده مهندسی و فناوری عصبی ایران  

آزمایشگاه تحقیقاتی آنتن 

مرکز مطالعات راهبردی وبین الملل فاوا

..
پیوند با سیستم های دانشگاه

AWT IMAGE
AWT IMAGE

AWT IMAGE

AWT IMAGE

AWT IMAGE

AWT IMAGE

..
گواهینامه HSE
..
جستجو در پایگاه

جستجوی پیشرفته
..
نظرسنجی
کدام بخش از سایت دانشکده مهندسی برق بیشتر مورد استفاده شما قرار می گیرد؟
آموزش و اطلاعیه های آموزشی
پژوهش و اطلاعیه های پژوهشی
اطلاعات دانشکده و اساتید
اخبار
اکثر موارد موجود در سایت
   
..
نظرسنجی
ارزیابی شما از سایت دانشکده مهندسی برق چیست؟
اطلاعات ارائه شده در حد کفایت است.
اطلاعات ارائه شده مطلوب است ولی نیاز به اطلاعات بیشتر می باشد.
اطلاعات ارائه شده کافی نیست.
   
..
درج نظر
به نظر شما کمبودهای سایت دانشکده برق چیست و برای رفع آن ها چه اقداماتی باید انجام شود؟ برای درج نظر کلیک نمایید.
..
:: دفاعیه آقای محمد رضا صادقی ::
 | تاریخ ارسال: ۱۳۹۷/۷/۲۹ | 
چکیده
شناسایی دستگاه‌های فیزیکی به معنای اختصاص کد شناسه‌ی منحصر به فردی به هر دستگاه و استفاده از آن برای احراز هویت می‌باشد. یکی از جدیدترین روش‌ها برای این کار استفاده از توابع PUF است که باعث افزایش امنیت و کاهش هزینه نسبت به دیگر روش‌ها است. با استفاده از ایده خطوط تاخیر قابل برنامه‌ریزی روشی برای پیاده‌سازی PUF قضاوت‌گر روی FPGA معرفی و اجرا گردید. که شاخص‌های کیفیت آن در مقایسه با نمونه‌های مشابه بهبود یافته است. بطور مثال در مورد شاخص یکنواختی یا مقدار میانگین بیت‌های خروجی عدد قابل قبول ۵۳.۶۳ درصد بدست آمده است که در مقایسه با دیگر کار‌های مشابه انجام شده (۵۸ درصد) بهبود قابل توجهی انجام شده است. همچنین در شاخص یکتایی عدد بسیار نزدیک به ایده‌آل ۵۰.۷۶ درصد به دست آمده است که در مقایسه با بهترین نتایج در کارهای مشابه که ۴۵.۲۵ درصد بوده است بهبود تا ۵ درصدی حاصل شده است. علاوه بر این با ایجاد تغییر در طراحی خطوط تاخیر قابل برنامه‌ریزی (PDL) میزان منابع سخت‌افزاری مصرفی برای پیاده‌سازی PUF به میزان ۷۵ درصد کاهش یافته است.همچنین بدلیل ایجاد تقارن بسیار بهتر در طراحی، تعداد واحد‌های تنظیم‌کننده (Tuning) لازم برای از بین بردن عدم تقارن‌ها هم تا حد زیادی کاهش یافته است. جهت رفع محدودیت‌های روش سخت‌افزاری و نرم‌افزاری احراز هویت روشی جدید معرفی و پیاده‌سازی شده است و برای اولین بار تمام مراحل لازم برای احراز هویت یک دستگاه FPGA با استفاده از PUF شامل ثبت‌نام، شناسایی و احراز هویت به طور کامل و با استفاده از پیاده‌سازی سرور در متلب انجام شده است.
دفعات مشاهده: 86 بار   |   دفعات چاپ: 10 بار   |   دفعات ارسال به دیگران: 0 بار   |   0 نظر

کلیه حقوق مادی و معنوی این سایت متعلق به دانشکده مهندسی برق دانشگاه علم و صنعت ایران می باشد . نقل هرگونه مطلب با ذکر منبع بلامانع می باشد .
Persian site map - English site map - Created in 0.19 seconds with 54 queries by YEKTAWEB 3937